dhzy 说: 来一道题示范一下
FlyGoat 说: 比如给对象一个Verilog模块,要求他半小时内写出一组UVM testbench。面试对象是FPGA出生,对verification methodology本身是没有认识的。同时给的这个模块里面也涉...
心斩心 说: 不会,我比较喜欢那种能“滔滔不绝”把某个知识点延展下去的面试者,你得有自己拿的出手的部分,而不是什么知识都是一知半解。这些题目是加分项。其实面试背八股文一张口就能听出来,背东西和自己理解然后阐述出来,...
不过确实,但很多人也确实需要我提示才能答出一些很基础的知识